Új hozzászólás Aktív témák
-
Petykemano
veterán
Ha ez ennyire égető kérdés, akkor miért nem HBM?
Vagy miért nem az IOD-ra szerelt többszintű L4$?Mivel a processzor felé továbbra is csak 64bit széles a busz, a tempóelőnyt az adja, hogy a Dara Buffer lényegében párhuzamosan kezeli a ram két oldalát és ő képes tárolni az adatot és így két ciklus alatt fér hozzá a CPU a 128bit adathoz, ami kvázi 2x gyorsabb, mintha kétszer kellett volna a DRAM lapkák felé fordulni.
Ha ez ennyire egyszerű, és ennyivel jobban megéri, mint pl az IOD-ra szerelt L4$, akkor miért csak 128bit? Miért nem 2x, 4x, 8x, 16x akkora. Lehetne nem csak oldalanként 64bites a buffer, hanem DRAM lapkánként egy-egy 64bites buffer, nem?
Találgatunk, aztán majd úgyis kiderül..
-
Petykemano
veterán
Amit írsz az igaz. De bárcsak érteném, hogy ezt miért írtad.
DDR4 érában 64bites volt egy adatcsatorna és abból volt 8db pl a Milan esetén. DDR5 esetén - elnézést a pongyola fogalmazásért - a régi 64 bites csatorna 2db 32 bites csatornára oszlik.
De amikor Abu azt írta, hogy 12 csatornás, akkor 12x64b-re gondolt.
DDR5 kontextusban a Genoa-t valószínűleg 24 csatornásként volna helyes említeni.
(Én itt most direkt nem számoltam az ECC-vel)Találgatunk, aztán majd úgyis kiderül..
Új hozzászólás Aktív témák
Állásajánlatok
Cég: Promenade Publishing House Kft.
Város: Budapest
Cég: Ozeki Kft.
Város: Debrecen