Aktív témák

• #284 perla csendes tag Power #281

  2004-05-18 11:27:11 #284

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  

  perla

  csendes tag

  válasz Power #281 üzenetére

  Intel temaban nem talaltam cache nelkuli tranyo szamot. Talaltam viszont ilyen kepet:
  
  http://www.chip-architect.net/news/Prescott_90_nm_die_text_1600x1200.jpg
  
  Te linked is kiraly, koszi.

• #283 kisfurko senior tag Power #281

  2004-05-18 11:18:36 #283

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  kisfurko

  senior tag

  válasz Power #281 üzenetére

  Azért annyit elismerhetnél már perla-nak, hogy sokkal egyszerűbb lenne a pipeline-t megcsinálni, ha nem kéne mindenféle függőségekkel szívni, hogy most ez az utasításrész melyik valódi regisztert, mikor érinti, vagy összeharácsolni az EFLAGS állapotát egy-egy utasítás után.
  Tudom, hogy a mostani RISC-szerű procikban is van register renaming, de egy háromoperandusú utasításkészlet jóval kevesebb függőséget okoz. Igaz ez nem RISC/CISC kérdése.

Aktív témák