Keresés: - AMD CPU-k jövője - amit tudni vélünk

LOGOUT témák

PROHARDVER! témák

Mobilarena témák

IT café témák

GAMEPOD témák

Keresés

Új hozzászólás Aktív témák

#496 S_x96x_S addikt TRitON #492

Új Válasz 2018-11-07 11:13:57 #496
Új hozzászólás
Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
Privát üzenet küldése

S_x96x_S

addikt

válasz TRitON #492 üzenetére

>Ha ezt felszorozzuk ....
>De ezek csak tippek és logikus(nak tűnő) következtetések. Cáfoljatok meg.
az új feljavított lebegőpontos rész azért jelentős helyet elfoglal.
Takarékosságból a ZEN1-nél 128bites részekből rakták össze, amit most 256 bitre cseréltek le.
valamint lehetnek benne olyan nem publikus új részek is, amit később publikálnak, aktiválnak.
Például a ZEN1 tudja az FMA4 -et, de hivatalosan nem támogatja.
A mostani bejelentés csak egy előzetes - elködösített - infó volt. Ebből következtetni nehéz.
#493 Petykemano veterán TRitON #492

Új Válasz 2018-11-07 10:23:49 #493
Új hozzászólás
Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra
Privát üzenet küldése

Petykemano

veterán

válasz TRitON #492 üzenetére

Szerintem a chipletben nincs IO. Az előadásban el is mondták, hogy az IO vezérlők nem skálázódnak jól és nem is annyira igényelnek alacsonyabb csíkszélességet, nem annyira kritikus a sűrűség, mint a CPU magok esetén. Ezért maradtak azok az - olcsón tervezett és olcsón gyártott - 14nm-en.
Egy másik számítás:
"Each 4-core CCX on GF 14nm is 44mm^2 (including L3); the 8MiB L3 block on its own is 16mm^2. Some back of the envelope math puts 2x 4-core CCX's + another 16MiB (for 32MiB total) L3 at around 120mm^2 on GF, so roughly 60mm^2 on TSMC 7nm, with the remaining 18mm^2 or so accounting the doubled FPU and load/store width, the overhead of unifying 8 cores, and whatever I/O is necessary to communicate with the IOX (and also to the 2x transistor density being optimistic).
"