Új hozzászólás Aktív témák

• #14873 y@g4n tag

  Új Válasz 2020-10-26 08:44:24 #14873

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  y@g4n

  tag

  Sziasztok, Veriloggal (Vivado) kapcsolatban kérek segítséget. Generáltam egy hosszú verilog kódot;
  egy Keras-Tensorflow segítségével trainelt neurális háló weights és bias értékeit extraktáltam pythonban, majd (hogy ne kézzel gépeljek ennyit) szintén pythonban egy szkripttel legeneráltam a sok regisztert meg localparamot verilogul.
  Az input az 784 darab integer localparamként (egy kép az MNIST datasetből), az output pedig az FPGA 10 ledje közül lenne az egyik (amelyik számjegyet jelentette az input, azon led villan fel).
  A köztes logika pedig a neurális háló weights * biases lenne layerenként.

  Szintézis, implementáció lefut, kihasználtsági szint cirka 0%, a schematicon összesen 10 db output buffer van, amik fix 0-ra állítja a ledeket.
  Kérdésem hogy miért történik ez?
  Ami segítséget eddig kaptam:
  "Mivel a bemeneteidnek fix értéke van, így a kimenetnek is (10 db nulla az értéke az adott bemenet mellett), ezért a szintézer kb. mindent kidob, hiszen nincs szükség ténylegesen a szorzók, stb, implementálásására."
  Ez még egy olyan kódra volt válasz mikor a legalján lévő switch case-ben volt default ág, már nincs.
  De nem tudom mit akar ez jelenteni!
  Miért ne lenne szükség pl. szorzók implementálására?

  Kód: [link]
  Hosszú nagyon, az egész csak a RAW Paste Data résznél látszódik.
  Schematic: [link]
  A kártya amire implementálok: Digilent Nexys 4 Artix 7

Új hozzászólás Aktív témák