Új hozzászólás Aktív témák

• #10015 Petykemano veterán S_x96x_S #10013

  Új Válasz 2024-10-30 07:31:01 #10015

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Petykemano

  veterán

  válasz S_x96x_S #10013 üzenetére

  Kifulladni látszik a lendület szerintem.
  Persze a fő irány biztos mindig a szerver és az ottani igények, de ugyanezért valószínűtlen valami nagyobb DT előrelépés leesése is.

  A zen6 közelebb hozza a CCD-t és az IOD-t. Sok energiát lehet nyerni azon, hogy a sávszélesség bővül, az adatátviteli frekvenciát meg le lehet csökkenteni. Talán 5-10ns nyerhető késleltrésen is.

  Viszont óriási kérdés, hogy ezt az egymáshoz közel ültetést 2.5D vagy 3D csomagolással fogják-e megoldani. Modularitást úgy tudnak elérni, ha a base Die is közös az epyc es a ryzen között. Viszont úgy a base die szeletek között is interconnect kell.

  Az szerintem jól látható, hogy a zen szélességét alig növelték, Aminek az lehet az oka, hogy így is alig tudják etetni. Nagyobb L1$ és L2$ pedig a késleltetés követelmény miatt nem igazán lehetséges. Az L3$ méretének további bővítése pedig nyilván csökkenő mértékben volna eredményes.

  Tehát szerintem vagy az L3$ victim jellegét kellene megváltoztatni, vagy valahogy átalakítani a cache hierarchiát. Régóta várjuk pl azt, hogy legyen az IOD-on L4$. De ez szerintem csak akkor jönne létre, ha az AMD átszabná a hierarcihát. Hogy pl meg is duplázva összeolvasztaná az L2$-t 4 magos klasztereket kialakítva, és az L3$ teljesen átkerülne az IOD-ba, vagy az IOD és CCD közé.

  Ez a klaszteres megközelítés az Apple-nek bejött, a Qualcommnak nem annyira. De valahogy nem látom, hogy az AMD unortodox megoldással próbálkozna.

Új hozzászólás Aktív témák