Új hozzászólás Aktív témák

• #12232 Des1gnR őstag Sziszifeca #12230

  Új Válasz 2008-04-18 17:49:07 #12232

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Des1gnR

  őstag

  válasz Sziszifeca #12230 üzenetére

  "A memóriaterületen az adatok sorokban és oszlopokban van elhelyezve. Az egyes chipek kapacitása határozza meg a sorok és oszlopok számát a modulon. Ha sok tömb található, akkor memory bank (oldal) is képződik.
  Az egyes chipek elérése kontroljel segítségével történek. A sor címzése a RAS (row address strobe), az oszlopé pedig a CAS (column address strobe). Van még write enable (WE), chip select (CS) és számos egyéb parancs is (DQ). Azt is fontos tudni, hogy egy adott pillanatban melyik sor az aktív a mátrixon belül.
  A modern számítógépekben a parancsok sebességét általában a BIOS határozza meg, ez általában 1-2 ciklus. Ez azt mutatja meg, hogy a RAS mennyi idő alatt kerül végrehajtása a chip kiválasztása után.
  A memóriavezérlő kiválasztja az aktív sort, ám mielőtt az ténylegesen aktívvá válna, s lehetne küldeni a CAS jelet, a vezérlő 2-3 ciklust vár - tRCD (RAS-to-CAS delay). Ezután jöhet az olvasási parancs, amit szintén késleltetés - a CAS latency - követ. A DDR RAM-oknál a CAS latency jellemzően 2, 2,5 vagy 3 ciklus. Miután az idő letelt, az adat a DQ lábakra kerül. Az adat lekérdezése után a vezérlő ismét deaktiválja a sort, amit a tRP idő (RAS precharge time) alatt történik meg.
  Van még egy technikai korlát: a tRAS (active-to-precharge delay). Ez azt jelzi, hogy legkevesebb mennyi cikluson keresztül kell aktívnak lennie egy sornak, mielőtt deaktiválni lehetne. A tRAS átlagosan 5-8 ciklus.
  Az időzítéseket általában fontosságuk sorrendjében szokták feltűntetni:
  2-3-2-6
  CAS-RAS to CAS-RAS precharge-active to precharge"

  Anubis_9: Az hogy egyes modulok bírják az nem azt jelenti hogy minden egyes modul bírni fogja, de más gond is lehet

Új hozzászólás Aktív témák