Új hozzászólás Aktív témák

• #7528 Petykemano veterán

  Új Válasz 2022-08-24 07:35:00 #7528

  Új hozzászólás

  Összes hozzászólása itt Válaszok az összes hozzászólására itt Válaszok erre a hozzászólásra

  Privát üzenet küldése

  

  Petykemano

  veterán

  MLiD szerint a zen4 v-cache 30% többlet-teljesítményt hoz a zen4-hez képest.

  Gondolkodtam, hogy az vajon miként lehet?
  Elsőre az jutott eszembe, hogy elképzelhető, hogy a méréseket vagy nem 8 magos (32+64) példányon végezték el, a többlet egy részét magyarázná, ha egy 2 CCD-s modellen végezték volna a tesztet, ami (feltételezésem szerint) egyben látja az egész L3$-t (192MB)
  A másik lehetőség az az, hogy az állítólag még mindig N7/N6-on gyártott V-cache már több rétegű.

  De egyrészt a csökkenő határhasznosság elve (az apu vs CCD és a sima vs V cache modellek alapján minden duplázás jelent kb 10% gyorsulást) miatt a 30% csak úgy jöhet ki, ha az alap 32MB L3$ helyett egy mag számára legalább 256MB L3$ lenne látható és elérhető.

  Ez meghaladja az 2 összekapcsolt CCD verziót, amennyiben továbbra is 1 rétegű V-cache van használatban, vagyis legalább 2 réteget feltétekezne
  Máskülönben ha az L3$ összekötésre vonatkozó feltétekezésem helytelen, akkor 4 réteg szükséges.

  Másrészt a fent részletezett méretbeli változásokkal lehetne tovább növelni az előnyt ott, ahol eddig is volt érzékenység, de a 2. Generációs V-cache a bemutatott ábra szerint olyan helyeken is javít, ahol az előző generáció nem tette.
  Tehát könnyen lehet, hogy a nagyobb előny oka nem méretre vezethető vissza, hanem arra, hogy már nem "csak úgy" növelték a kapacitást (3d irányba, hogy kicsi legyen a hozzáadott késlektetés), hanem hozzányúltak a szervezéshez/működéshez is.

  Azért is valószínű ez utóbbi, mert a duplázott L2$ kapacitás miatt épphogy csökkennie kéne a L3$-re nehezedő nyomásnak/terhelésnek, hiszen az L3$ - eddig - victim cache és az kerül bele, ami az L2$-ből kiesik.

  Logikusnak tűnne valami prefetcher beépítése.

Új hozzászólás Aktív témák